英特尔将在下周举办 VLSL 研讨会，在研讨会上英特尔研究人员将发布三篇新论文详细介绍英特尔的 PowerVia 技术目前的进展。

同时英特尔还将介绍全环栅晶体管的 RibbonFET 技术，PowerVia 与 RibbonFET 是英特尔给予厚望的新技术，预计会对晶圆行业产生重大影响。

按照英特尔的计划，这两项技术将结合使用，成为英特尔 “埃” 时代晶圆厂的支柱，量产工作也将从明年开始。(注：埃是长度单位，为 1/10 纳米)

PowerVia 背面供电技术的背景：

背面供电网络 (BSP/BS-PDN) 是过去几年芯片制造行业发展起来的新技术概念，与晶圆制造行业的 EUV (极紫外光刻) 类似，BS-PDN 被视为开发更精细工艺节点的基本技术，预计未来所有领先的晶圆厂都会转向该技术。

但采用 BS-PDN 毕竟还是有个先后顺序的，英特尔希望自己的技术能够赶超其他晶圆厂，毕竟晶圆代工现在是英特尔的重点业务之一，BS-PDN 先投产就能为英特尔带来更多收益。

背面供电的技术逻辑：

要了解背面供电的技术逻辑首先我们得说说目前芯片的供电方式，在晶圆蚀刻过程中，晶体管会被分为很多层，层数越多技术方面越复杂，因为还要考虑怎么为这些晶体管供电。

从图片中的左图可以看到，顶部的就是巨大的供电线路，越往下晶体管层面越来越精细，当完成制造后芯片会被翻转过来变成倒装芯片，也就是包含巨大供电线路的部分朝下，复杂晶体管层朝上。

这样做的好处是越精细的晶体管发热量会越大，朝上更靠近散热器可以更快的带走热量，同时调试工具也可以轻松访问这些最重要的晶体管层，让研发过程变得稍微容易些。

但坏处是目前的技术导致供电线路和信号线路都位于同一层，也就是顶部 (未翻转时)，两条线路都必须向下穿越 15~20 层才能抵达晶体管底层。

这对供电线路来说是个巨大的坑，因为穿越的层数越多意味着线路越长，电阻也越高，电压则会随之降低，这被称为 IR Drop/Droop 效应。

放在以前这不是问题，毕竟以前晶体管尺寸较大，但现在晶体管尺寸越来越小、密度越来越高，IR Drop/Droop 效应就难以解决了，主要是解决成本太高。

换成背面供电的好处：

从图中右侧部分可以看到，BS-PDN 技术类似将原本的芯片从中间劈开，然后把晶体管最密集的部分接上供电线路，这样电流需要穿越的层数大幅度降低，电阻随之下降、供电也变得更平稳。

英特尔的 PS-PDN 技术是将晶圆反过来，抛掉剩余的硅 (之前晶圆底部多余的硅)，接着再把供电接到这一层，然后这就变成了两块芯片拼合在一起。

那信号线路呢？信号线路还是走原来的路线，也就是现在变成了一面走供电、一面走信号。

这样做的好处是什么？按照英特尔的研究，换成这种新架构后，金属层密度可以放宽，在 Intel 4 上间距为 30nm，而 Intel 4+PowerVia 后，间距可以放到 36nm，这 4nm 的间距可以大幅度降低工艺的复杂性和降低成本。

同时新架构也可以有效抵御 IR Drop/Droop 效应效应，对英特尔来说这可以将 Intel 4 节点工艺回滚到 Intel 7 上，也就是利用 Intel 7 的步骤处理 Intel 4，额外省了不少功夫。

不过这种新技术初期必然会增加出错的概率，另外从图中也可以看到密集的晶体管层位于中心而不是之前的顶层 (翻转过后的，也就是供电朝下)，那么散热问题能不能很好的解决呢？

这些问题还需要英特尔下周再详细介绍，以及下半年的试产才知道情况，如果 2024 年 PowerVia 技术被传出各种延期的话，那就是遇到大难题了。